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Temario del curso
Fundamentos de la Arquitectura RISC-V y descripción general del ecosistema
Panorama del ISA RISC-V y adopción industrial
- Filosofía de ISA abierto y el panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Registro de registros, Ordenamiento de bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de memoria y cumplimiento de ABI
- Especificación de Arquitectura no privilegiada: mapa de CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento de ABI para portabilidad binaria entre plataformas
- Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en ensamblador RISC-V y herramienta de compilación
Programación de instrucciones a bajo nivel
- Instrucciones enteras base (I), multiplicación/división (M), extensiones de operaciones atómicas (A)
- Estrategias de programación conscientes del ancho de bits para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión de marcos de pila para sistemas de software embebidos y en tiempo real
Dominio de la herramienta de compilación
- Herramienta de compilación basada en LLVM: Clang, LLVM, Binutils para compilación cruzada en RISC-V
- Scripts de vinculador, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código impulsado por perfiles
- Flujos de trabajo de desarrollo de herramientas de código abierto: construcción, pruebas y empaquetado de herramientas GCC/Clang personalizadas
Desarrollo de sistemas embebidos y sistemas operativos en tiempo real
Programación Bare-Metal y RTOS
- Programación de sistemas Rust para RISC-V: abstracciones sin costo, gestión de memoria insegura y desarrollo bare-metal
- Ambientes No-Std: enlazadores personalizados, desarrollo de controladores de dispositivos y E/S mapeada a memoria
- Desarrollo de BSP de Zephyr RTOS y Buildroot para objetivos RISC-V
- Interfaz periférica: programación de GPIO, I2C, SPI, UART y controlador DMA
Optimización de energía y rendimiento
- Gateado de reloj, gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento preciso en ciclos con simuladores de perfiles y contadores de hardware
- Ajuste de latencia de interrupción en tiempo real para aplicaciones críticas en seguridad
Desarrollo del kernel de Linux y bootloader para RISC-V
Firmware de arranque y ecosistema de bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo de la pila de arranque de firmware moderna
- Porting de Coreboot y U-Boot para computadoras de placa única con RISC-V
Integración del kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos, topología de CPU y desarrollo de controladores de interruptores (AIA)
- Desarrollo de BSP para proveedores y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistemas de archivos, pila de red y soporte de contenedorización (Docker, Kubernetes) en sistemas anfitrión con RISC-V
Diseño de SoC RISC-V y prototipado en FPGA
Arquitectura e integración de SoC multinúcleo
- Metodologías de diseño de Network-on-Chip (NoC) para procesadores multinúcleo RISC-V
- Protocolos de coherencia de caché Axi4/CHI y comunicación entre procesadores
- Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL de proveedores
- Diseño de matriz de bus e integración del controlador de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de procesadores basado en FPGA
- Síntesis y implementación en FPGA de núcleos RISC-V (por ejemplo, BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones vectoriales de RISC-V y aceleración específica de dominio
Análisis profundo de la extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-suma fusionada por vectores (VFMA) y aceleración de computación de matrices
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada según la carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de instrucciones específicas de dominio e IP personalizada de DSP
- Diseño de aceleradores específicos de dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para generación de instrucciones personalizadas y emisión de código
- Estrategias de partición hardware-software para la integración de aceleradores en SoC de producción
Aceleración de IA y aprendizaje automático perimetral en RISC-V
Diseño e integración de NPU para procesadores RISC-V
- Arquitectura de Neural Processing Unit: matrices sísticas, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantificación de modelos (INT8, INT4, FP8) para implementación perimetral en RISC-V
- Compatibilidad con marcos: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación heterogénea para cargas de trabajo de IA
- Co-diseño del CPU anfitrión RISC-V con acelerador NPU de IA para tuberías de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y de energía para sistemas de inferencia de IA perimetral
Seguridad de hardware y computación confidencial en RISC-V
Protección de memoria física y ejecución de confianza
- Protección de memoria física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Enclave seguro/TEE para RISC-V: integración OP-TEE, entornos de ejecución de confianza clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K extensions): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques por canal lateral: programación de tiempo constante, enmascaramiento y generadores de números aleatorios de hardware
Diseño de arquitectura e ISA personalizados avanzados
Arquitectura específica de dominio y extensiones de instrucciones personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de presentación de especificaciones a RISC-V International
- Diseño personalizado del registro de registros con CBAR (Registros de dirección base personalizados) para despacho de operandos
- Pipelining de instrucciones, detección de riesgos y modificaciones de tubería para extensiones personalizadas
Verificación y aprobación de modificaciones de arquitectura personalizada
- Diseño de bancos de prueba para extensiones personalizadas: generación de estímulos dirigida frente a estocástica por restricciones
- Marco de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: asegurar que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones automotrices y RISC-V críticas para la seguridad
Cumplimiento de normas de seguridad funcional y automotriz
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices con RISC-V
- Clasificación ASIL-Q y desarrollo del manual de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en bucle (lockstep) y protección de memoria para sistemas RISC-V críticos para la seguridad
Aplicaciones industriales en tiempo real y computación perimetral
- Cumplimiento IEC 61508 SIL y programación determinista en plataformas multinúcleo RISC-V
- Desarrollo de pasarela IoT industrial con RISC-V: conectividad, análisis perimetral y sistemas de actualización de firmware OTA
Proyecto final: Desarrollo integral del sistema RISC-V
Proyecto de ciclo completo
- Especificación de la arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de prueba UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
- BSP personalizado de Linux y personalización de la herramienta de compilación para el núcleo RISC-V personalizado
- Despliegue de cargas de trabajo de IA: integración de NPU, cuantificación de modelos y evaluación comparativa de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y evaluación comparativa de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación ante el equipo multifuncional
21 Horas
Testimonios (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
