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Temario del curso
Fundamentos de la Arquitectura RISC-V y Visión General del Ecosistema
Panorama del ISA RISC-V y Adopción Industrial
- Filosofía del ISA abierto y el panorama de estandarización de RISC-V International
- Modelo Mental de RISC-V: Arquitectura Load-Store, Registro de Registros (Register File) y Ordenamiento de Bytes
- Comparación con ARM, x86 y POWER: Compensaciones (trade-offs) para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento ABI
- Especificación de Arquitectura No Privilegiada: mapa de CSRs, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento ABI para la portabilidad binaria entre plataformas
- Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain del Compilador
Programación de Instrucciones de Bajo Nivel
- Instrucciones enteras base (I), multiplicación/división (M), extensiones de operaciones atómicas (A)
- Estrategias de programación conscientes del bitness para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas de software embebido y en tiempo real
Competencia con la Toolchain del Compilador
- Toolchain de compilador basada en LLVM: Clang, LLVM, Binutils para cross-compilación en RISC-V
- Scripts de enlace, secciones y configuración del layout de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código guiado por profiling
- Flujos de trabajo de desarrollo de toolchains de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones de costo cero, gestión insegura de memoria y desarrollo bare-metal
- Ambientes No-Std: linkers personalizados, desarrollo de drivers de dispositivo y mapeo de memoria de E/S (memory-mapped I/O)
- Desarrollo de BSP para RTOS Zephyr y Buildroot para objetivos RISC-V
- Interfaz de periféricos: GPIO, I2C, SPI, UART y programación de controladores DMA
Optimización de Energía y Rendimiento
- Gating de reloj, gestión de dominios de energía y optimización de modos de bajo consumo
- Análisis de rendimiento ciclo a ciclo con simuladores de profiling y contadores de rendimiento de hardware
- Ajuste de latencia de interrupciones en tiempo real para aplicaciones críticas para la seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Firmware de Arranque y Ecosistema de Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo del stack de firmware moderno de arranque
- Puerto de Coreboot y U-Boot para computadoras de placa única (SBC) basadas en RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: overlays de árbol de dispositivos, topología de CPU y desarrollo de drivers para controladores de interrupciones (AIA)
- Desarrollo de BSP de proveedores y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistemas de archivos, stack de red y soporte de contenedores (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado con FPGA
Arquitectura Multinúcleo de SoC e Integración
- Metodologías de diseño de Network-on-Chip (NoC) para procesadores multinúcleo RISC-V
- Coherencia de caché Axi4/CHI y protocolos de comunicación entre procesadores
- Integración de IP de código abierto: OpenCores, Framework ChIPS y componentes RTL de proveedores
- Diseño de matrix de bus e integración del controlador de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basados en FPGA
- Síntesis de FPGA e implementación de núcleos RISC-V (por ejemplo, BOOM, VexRiscv, PULP)
- Asertaciones de SystemVerilog (SVA) y metodología de verificación funcional basada en UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica del Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-suma fusionada vectorial (VFMA) y aceleración de cálculos matriciales
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de DSP Personalizado e Instrucciones Específicas del Dominio
- Diseño de aceleradores específicos del dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de partición hardware-software para la integración de aceleradores en SoC de producción
Aceleración de IA y Aprendizaje Automático Perimetral en RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): matrices salmónidas, núcleos tensoriales y compresión de pesos para aceleración de IA on-chip
- Técnicas de cuantización de modelos (INT8, INT4, FP8) para despliegue en el borde en RISC-V
- Compatibilidad con frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Co-diseño del CPU host RISC-V con NPU acelerador de IA para pipelines de inferencia en tiempo real
- Optimización del subsystem de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y energético para sistemas de inferencia de IA perimetral
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas (Page Table walker)
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración de OP-TEE, entornos de ejecución de confianza clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, extensiones K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques por canales laterales: programación de tiempo constante, enmascaramiento y generadores de números aleatorios de hardware
Arquitectura Personalizada Avanzada y Diseño de Extensiones ISA
Arquitectura Específica del Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto ABI y proceso de envío de especificación a RISC-V International
- Diseño de archivos de registro personalizados con CBAR (Registros Base Personalizados) para despacho de operandos
- Pipelining de instrucciones, detección de hazard y modificaciones del pipeline para extensiones personalizadas
Verificación y Validación Final de Modificaciones de Arquitectura Personalizada
- Diseño de testbenches para extensiones personalizadas: generación dirigida vs. estocástica por restricciones de estímulo
- Frameworks de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: asegurar que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones Automotrices y Críticas para la Seguridad en RISC-V
Seguridad Funcional y Cumplimiento de Normativas Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en lockstep (bloqueo simultáneo) y protección de memoria para sistemas RISC-V críticos para la seguridad
Aplicaciones Industriales en Tiempo Real y Computación Perimetral
- Cumplimiento IEC 61508 SIL y planificación determinista en plataformas multicore RISC-V
- Desarrollo de pasarela IoT industrial con RISC-V: conectividad, análisis en el borde y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo de Sistemas RISC-V de Extremo a Extremo
Proyecto de Ciclo de Vida Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con testbenches UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de stack de drivers bare-metal
- Personalización de BSP de Linux y toolchain para el núcleo RISC-V personalizado
- Despliegue de carga de trabajo de IA: integración de NPU, cuantización de modelos y benchmarking de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y benchmarking de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación al equipo multifuncional
Requerimientos
Ninguno.
21 Horas
Reseñas (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
